Страница: 7/11
║ │IRQ 3 │ последовательный порт 2 ║
║ │IRQ 4 │ последовательный порт 1 ║
║ 1 │IRQ 5 │ параллельный порт 2 ║
║ │IRQ 6 │ контроллер накопителя на ГМД ║
║ │IRQ 7 │ параллельный порт 1 ║
╚═══╧═════════╧════════════════════════════════════════════╝
Описание сигналов канала ввода-вывода
Ниже приводится описание сигналов канала ввода-вывода системной платы. все сигнальные линии ТТЛ- совместимы. Адаптеры ввода-вывода должны рассчитываться максимально на две маломощных нагрузки ТТЛШ на одну линию.
Сигналы SA0 - SA19 (ввод-вывод)
Адресные разряды 0 - 19 используются для адресации к памяти и устройствам ввода - вывода внутри системы. эти 20 адресных линий, вместе с линиями LA17 - LA23 , обеспечивают доступ к 16 Мб памяти. SA0 - SA19 выводятся в системную шину, когда 'BALE' имеет высокий уровень , и защелкивается по заднему фронту 'BALE'. эти сигналы генерируются микропроцессором или контроллером пдп. ими могут также управлять другие микропроцессоры или контроллеры ПДП, находящиеся на канале ввода-вывода.
Сигналы LA17 - LA23 (ввод-вывод)
Эти сигналы (незащелкнутые) используются для адресации к памяти и устройствам ввода-вывода внутри системы, они обеспечивают доступ к 16 Мб памяти. Эти сигналы истинны, когда 'BALE' имеет высокий уровень. LA17 - LA23 не защелкиваются во время циклов микропроцессора и поэтому не сохраняют истинность в течение всего цикла. Целью этих адресных линий является генерация сигналов выбора памяти для циклов памяти с одним состоянием ожидания. эти сигналы выбора должны защелкиваться адаптерами ввода-вывода по заднему фронту 'BALE'. Этими сигналами могут также управлять другие микропроцессоры или контроллеры ПДП , находящиеся на канале ввода-вывода.
CLK(O)
Это сигнал синхронизации системы с частотой 6 Мгц, он рассчитан на цикл микропроцессора длительностью 167 Нс. Рабочий цикл составляет 50% этого сигнала. Сигнал должен использоваться только для целей синхронизации. он не предназначен для тех случаев, когда требуется постоянная частота.
RESET DRV(O)
'RESET DRIVE' используется для очистки или инициализации логических схем системы при включении питания или при падении напряжения на линии. этот сигнал активен при высоком уровне.
SD0 - SD15 (ввод-вывод)
Эти сигналы обеспечивают установку разрядов 0 - 15 для микропроцессора, памяти и устройств ввода-вывода. D0 является младшим разрядом , а D15 - старшим. Все 8-разрядные устройства на канале ввода-вывода должны использовать для связи с микропроцессором разряды D0 - D7. 16-разрядные устройства используют разряды D0 - D15. для поддержки 8-разрядных устройств данные с линий D8 - D15 будут выводиться на линии D0 - D7 во время циклов 8-разрядных передач на эти устройства; при передаче данных из 16-разрядного микропроцессора на 8-разрядное устройство эти данные преобразуются в 8-разрядные.
BALE(O) (с буферизацией)
Сигнал 'BUS ADDRESS LATCH ENABLE' генерируется контроллером шины 82288 и используется на системной плате для защелкивания истинных адресов и сигналов выбора памяти, поступающих из микропроцессора. Канал ввода - вывода рассматривает его как индикатор истинного адреса микропроцессора или пдп (когда используется 'AEN'). Адреса микропроцессора SA0 - SA19 защелкиваются по заднему фронту 'BALE'. Во время циклов ПДП на 'BALE' устанавливается высокий уровень.
-I/O CH CK (I)
Сигнал '-I/O CHANNEL CHECK' обеспечивает системную плату информацией об ошибках четности в памяти или устройствах на канале ввода - вывода. Когда сигнал активен, он индицирует неустранимую системную ошибку.
I/O CH RDY (I)
Сигнал 'I/O CHANNEL READY' устанавливается памятью или устройством ввода-вывода на низкий уровень ( нет готовности), чтобы удлинить циклы ввода-вывода или памяти. Любое устройство с низким быстродействием, использующее эту линию, должно установить на ней низкий уровень, как только обнаружит свой истинный адрес и команду чтения или записи. Машинные циклы продлеваются на целое число периодов синхронизации (167 Нс). Этот сигнал должен сохранять низкий уровень не менее 2,5 Мкс.
Реферат опубликован: 22/09/2006