Страница: 2/6
б) линия задержки. Основная задача линии задержки – задержка сигнала на число импульсов определяемое управляющей схемой.
в) формирователь пачек импульсов. Основная задача – формирование пачки импульсов число которых задается управляющей схемой.
г) делитель частоты. Основная задача делителя частоты – формирование сигнала частота которого меньше входного в заданное управляющей схемой число раз.
Таким образом, моделируемое устройство полностью состоит из цифровых компонентов. Это в некоторой степени упрощает создание и тестирование моделей.
Необходимо создать программные модели устройств, протестировать каждую модель, а затем, при положительных результатах тестирований, произвести тестирование всего устройства в целом. При программном тестировании созданных моделей необходимо учитывать возможности используемой вычислительной техники (например при задании шага сигнала).
Для демонстрации преимуществ метода программного тестирования цифровых устройств, можно протестировать синхронизирующее устройство в составе только управляющей схемы и формирователя пачек импульсов.
3.2 Моделирование цифровых компонентов
3.2.1 Общие сведения
Моделирование может осуществляться с помощью библиотек логических примитивов созданных самим разработчиком или с помощью библиотек встроенных в программу PSpice.
Рассмотрим первый способ.
Любое цифровое устройство разрабатывается на основе элементной базы. Элементная база выбирается из требований к электрическим параметрам устройства. В данной работе в качестве примера выбрана элементная база на основе КМОП-лигики. Рассматриваемая в данной работе цифровая схема представляет собой синхронизирующее устройство, логический базис которого реализован на КМОП-логики.
В настоящее время широкое применение КМОП-схем обусловлено их минимальным энергопотреблением, повышенной помехоустойчивостью, воз-
OUTLD - выходная емкость в фарадах (по умолчанию 0);
DRVH - выходное сопротивление высокого уровня в омах (по умолчанию
50 Oм);
DRVL - выходное сопротивление низкого уровня в омах (по умолчанию
50 Ом);
Так как в данной работе необходимо протестировать только правильность работы моделируемого устройства,без контроля параметров его элемнетной базы из которой он составлен, то необходимо выбрать второй способ моделирования.
3.2.2 Модели источников логических сигналов
При моделировании цифровых устройств используются модели постоянных источников логических сигналов и модели генераторов входных логических сигналов.
Модель источника постоянного логического сигнала описывается следующим образом:
U<имя> <тип источника>(<число выходов>)
+<<узел питания+> <узел питания->> <узлы выходов>
+<модель входа/выхода>
Для моделей цифровых устройств с определенной элементной базой узлы питания могут описываться определенными операторами в теле модели источника. Для моделей с элементной базой на КМОП-логике узлы питания описываются следующим образом:
- узел питания “+” – $ g_cd4000_vdd;
- узел питания “-“ – $ g_cd4000_vss;
Модель генератора входных логических сигналов описывается следующим образом:
В цифровом синхронизирующем устройстве, рассматриваемом в данной работе, используются только вентили с двумя состояниями. Рассмотрим модели используемых в работе вентилей.
Модель с двумя состояниями имеет следующий вид:
U<имя модели> <тип вентиля> [(параметры)]
+<узел питания +> <узел питания ->
+<узлы входов> <узлы выходов>
+<модель динамики> <модель входа/выхода>.
Форма описания модели динамики:
.model <имя модели> ugate[(параметры модели)].
В системе Design Center вентили представлены в двух видах: одиночные вентили и сборки(массивы) вентилей.Одиночный вентиль имеет один или несколько входов и один выход.Сборки вентилей состоят из одного или более одинаковых вентилей.Использование сборок позволяет работать непосредственно со стандартными элементами интегральных схем, имеющими часто в одном корпусе несколько вентилей.
В соответствии с рисунком Б.1 приложения Б в данной работе используются следующие модели вентилей:
INV- инвертор;
INVA - сборка инверторов;
AND - вентиль “И”;
ANDA - сборка вентилей “И”;
NAND - вентиль “И-НЕ”;
NANDA- сборка вентилей “И-НЕ”;
OR- вентиль “ИЛИ”;
NOR - вентиль “ИЛИ-НЕ”;
NORA - сборка вентилей “ИЛИ-НЕ ”;
.model source uio(drvh=50 drvl=50)
.probe
.tran 10ns 400ns
.end
Результат тестирования регистра приведен в приложении В.
Электрическая структурная схема регистра RG1 приведена в комплекте чертежей.
Регистр является регистром с паралельным приемом и выдачей информации. Изменение хранящейся информации происходит после изменения сигналов на входах 01 и 02.
Реферат опубликован: 3/01/2007